9月21日下午15时，由北京大学集成电路学院、集成电路高精尖创新中心、北京大学国家集成电路产教融合创新平台、集成电路科学与未来技术北京实验室、后摩尔时代微纳电子学科创新引智基地、北京大学校友会半导体分会联合主办的“未名·芯”论坛系列讲座第三十四期在线下成功举办。本期邀请到清华大学长聘副教授高滨为大家带来主题为“支持片上学习的忆阻器存算一体芯片”的报告。讲座由北京大学集成电路学院助理教授黄鹏主持，共计80余人参加。

在报告中，高滨老师介绍了基于忆阻器的片上学习技术、课题组在技术上的积累、面向片上学习的忆阻器芯片设计与验证以及未来规划与展望。基于忆阻器的存算一体技术从器件、电路、架构等方面区别于传统的冯·诺依曼架构，因而有望实现算力和能效的跨越式提升。然而，当前国际上的研究主要集中于神经网络的推理应用和阵列层面的片上学习演示，全系统集成的、支持高效片上学习的忆阻器芯片仍面临较大挑战，至今还未实现。

接着，高老师谈到课题组在忆阻器技术方面的积累，包括底层的大规模忆阻器阵列工艺开发，阵列操作方案设计，以及顶层的器件和系统模型建立，IP设计，EDA工具链开发等。正是课题组长期的积累，才使得实现全系统集成的片上学习成为可能。

随后，高老师总结了当前利用忆阻器实现片上学习的挑战。首先，由于器件的非理想性，如器件涨落和非线性电导调制，在器件中实现BP算法需要昂贵的写验证编程。其次，写验证的方案难以实现高效的并行电导调制。最后，权重更新的过程中需要的高精度数据计算，因而需要较大的电路面积和较高的运行能耗，导致不可接受的开销。

最后，高老师课题组提出了适用于忆阻器存算一体的高效片上学习的新型通用算法和架构（STELLAR），以解决上述挑战。该架构根据忆阻器器件自身的特点，仅考虑权重更新的方向。同时，根据符号计算权重更新方向，并根据一定的阈值对误差进行三值化处理。此外，该架构采用一种并行交替的电导调制策略来进行权重更新，有效地克服了忆阻器的非理想特性，大大降低了电路和系统的设计复杂度以及运行开销。芯片硬件实测结果表明，在相同的任务下，该芯片实现片上学习的能耗仅为先进工艺下专用集成电路（ASIC）系统的3%。这展示了该架构在能效方面的巨大优势，证明了其在实现高效片上学习方面的潜力。

在报告的结尾，高老师展望了未来的研究方向，包括可扩展的异构存算一体架构和电路，以及基于芯粒（chiplet）的高算力芯片设计和开发。

在提问环节，参会者踊跃发言，大家就“RRAM写入功耗在训练中的占比”、“ADC精度的设计和取舍”、“1T1R阵列结构的设计”、“RRAM器件的Forming问题”、“基于NVM的存算一体芯片在云端的应用”等问题提问，高老师进行逐一解答。

个人简介：

高滨，2008年和2013年在北京大学分别获得学士和博士学位，2015年加入清华大学。现主要从事先进存储器和存算一体芯片研究，在Nature、Science等顶级期刊以及IEDM、VLSI、ISSCC等顶级会议发表论文200余篇，引用13000余次。担任了IEDM、IRPS、EDTM、ICTA的技术分委会主席，在重要国际学术会议做特邀报告10余次。2012年获得IEEE EDS PhD Student Fellowship，2020年获得国家青年人才项目支持，作为负责人承担了自然基金重点项目等百万级以上课题10余项。